laporan akhir modul 3 percobaan 1
Laporan Akhir Modul 3 (Percobaan 1)
Rangkaian Simulasi
4. Prinsip Kerja Rangkaian [Kembali]
Prinsip kerja percobaan 1 Asynchronous Binary Counter dengan IC J-K Flip flop yaitu saat input T- flip flop (input J dan K disatukan) pada JK flip flop dihubung power, maka output IC akan mengalami kondisi toogle. Tetapi, karena lC JK flip flop memiliki input clock, dan dihubungkan ke clock juga maka Output toogle pada masing-masing IC akan berubah sesuai dengan keadaan aktifnya, dimana ia akan aktif saat fall time (kondisi aktif low).
Pada clock percobaan 1, clock hanya dihubungkan pada JK Flip flop pertama yang bertindak sebagai input, sehingga saat T Flip-plop dihubung power dimana dia bersifat rise time, maka untuk output yang dihasilkan pada JK Flip Flop adalah mulai dari nol. Ini juga berlaku pada JK flip flop kedua sampai Keempat, dimana untuk output yang dihasilkan dimulai dari 0 (tetap 0). Dengan demikian, dapat disimpulkan bahwa pada awalnya untuk output percobaan dimulai dari nol.
Saat Clock dalam kondisi fall time, maka output JK flip Flop pertama akan berubah dan naik bilangan binernya ke 1, sedangkan pada JK Flip flop kedua tidak terpengaruh apapun karena input clock IC kedua diperoleh dari output JK flip flop pertama sehingga clock IC kedua dalam kondisi rise time sehingga output IC kedua berlogika 0, begitupun seterusnya pada IC ketiga dan ke empat dimana untuk inputnya sendiri dalam kondisi rise time, sehingga diperoleh outputnya secara bergiliran dan bergantian mengalami kenaikan atau penurunan pada bilangan binernya, yang bergantung pada flip flopnya.
5. Video Simulasi [Kembali]
6. Analisa [Kembali]
7. Link Download [Kembali]
- Download Rangkaian Simulasi klik disini
- Download video simulasi Klik disini
- Download HTML Klik Disini
Komentar
Posting Komentar